Clo91eaf
Persist in long-termism, and do what is difficult but right.
299 字
1 分钟
Chisel学习项目
My-RISCV64-CORE-writing
这个项目同样是基于ysyx。目前工作
- 五级流水线初步搭建成功 ，拥有阻塞控制,已完善支持I拓展指令。Verilator环境未实装支持loadstore的API。
- 已经接入AM ， NEMU结构正在重搭，还不支持差分测试。
优点 同为ysyx项目，在对接verilator和chisel3的语法上可以借鉴，五级流水。
riscv32i-cpu-chisel
这是清华大学CSO课程课程项目的CPU部分。 主要目标是使用 Chisel 硬件控制语言编写一个至少实现 RV32I 和透明 TLB 的 CPU。优点 代码结构具有IF，ID等结构，架构清晰。
riscv-boom
伯克利乱序 RISC-V 处理器。
优点 乱序执行，后期学习借鉴使用。
riscv-sodor
Sodor 处理器系列。
这个 repo 被放在一起展示了一些用 Chisel 编写的简单 RISC-V 整数管道：
- 1 级（本质上是 ISA 模拟器）
- 2 阶段（在 Chisel 中演示流水线）
- 3 阶段（使用顺序内存，支持哈佛和普林斯顿版本）
- 5 级（可以在完全旁路或完全互锁之间切换）
- 基于“总线”的微编码实现
优点 多层级教学使用。